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基于FPGA的SDRAM串口实验-
基于FPGA的SDRAM串口实验，verilog语言编写
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| SDRAM_96M/DATA_GEN.v | 4KB | 2013-10-11 16:07:36 |
| SDRAM_96M/db/altsyncram_a011.tdf | 22KB | 2013-09-10 16:10:56 |
| SDRAM_96M/db/alt_synch_pipe_b7d.tdf | 2KB | 2013-09-10 16:10:56 |
| SDRAM_96M/db/alt_synch_pipe_c7d.tdf | 2KB | 2013-09-10 16:10:56 |
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| SDRAM_96M/db/alt_synch_pipe_f7d.tdf | 2KB | 2013-09-10 16:12:28 |
| SDRAM_96M/db/alt_synch_pipe_g7d.tdf | 2KB | 2013-09-10 16:12:28 |
| SDRAM_96M/db/a_gray2bin_6ib.tdf | 2KB | 2013-09-10 16:10:56 |
| SDRAM_96M/db/a_graycounter_3p6.tdf | 4KB | 2013-09-10 16:10:56 |
| SDRAM_96M/db/a_graycounter_v6c.tdf | 4KB | 2013-09-10 16:10:56 |
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